-- Copyright (C) 1991-2006 Altera Corporation -- Your use of Altera Corporation's design tools, logic functions -- and other software and tools, and its AMPP partner logic -- functions, and any output files any of the foregoing -- (including device programming or simulation files), and any -- associated documentation or information are expressly subject -- to the terms and conditions of the Altera Program License -- Subscription Agreement, Altera MegaCore Function License -- Agreement, or other applicable license agreement, including, -- without limitation, that your use is for the sole purpose of -- programming logic devices manufactured by Altera and sold by -- Altera or its authorized distributors. Please refer to the -- applicable agreement for further details. -- -- This is a Quartus II output file. It is for reporting purposes only, and is -- not intended for use as a Quartus II input file. This file cannot be used -- to make Quartus II pin assignments - for instructions on how to make pin -- assignments, please see Quartus II help. --------------------------------------------------------------------------------- --------------------------------------------------------------------------------- -- NC : No Connect. This pin has no internal connection to the device. -- VCCINT : Dedicated power pin, which MUST be connected to VCC (1.5V). -- VCCIO : Dedicated power pin, which MUST be connected to VCC -- of its bank. -- Bank 1: 3.3V -- Bank 2: 2.5V -- Bank 3: 2.5V -- Bank 4: 2.5V -- GND : Dedicated ground pin. Dedicated GND pins MUST be connected to GND. -- It can also be used to report unused dedicated pins. The connection -- on the board for unused dedicated pins depends on whether this will -- be used in a future design. One example is device migration. When -- using device migration, refer to the device pin-tables. If it is a -- GND pin in the pin table or if it will not be used in a future design -- for another purpose the it MUST be connected to GND. If it is an unused -- dedicated pin, then it can be connected to a valid signal on the board -- (low, high, or toggling) if that signal is required for a different -- revision of the design. -- GND+ : Unused input pin. It can also be used to report unused dual-purpose pins. -- This pin should be connected to GND. It may also be connected to a -- valid signal on the board (low, high, or toggling) if that signal -- is required for a different revision of the design. -- GND* : Unused I/O pin. This pin can either be left unconnected or -- connected to GND. Connecting this pin to GND will improve the -- device's immunity to noise. -- RESERVED : Unused I/O pin, which MUST be left unconnected. -- RESERVED_INPUT : Pin is tri-stated and should be connected to the board. -- RESERVED_INPUT_WITH_WEAK_PULLUP : Pin is tri-stated with internal weak pull-up resistor. -- RESERVED_INPUT_WITH_BUS_HOLD : Pin is tri-stated with bus-hold circuitry. --------------------------------------------------------------------------------- Quartus II Version 6.0 Build 178 04/27/2006 SJ Web Edition CHIP "top" ASSIGNED TO AN: EP1C6Q240C6 Device Migration List: "EP1C12Q240C7, EP1C6Q240C7" Pin Name/Usage : Location : Dir. : I/O Standard : Voltage : I/O Bank : User Assignment ------------------------------------------------------------------------------------------------------------- GND* : 1 : : : : 1 : NI_EN_JTAG[3] : 2 : output : LVCMOS : : 1 : Y NI_EN_JTAG[2] : 3 : output : LVCMOS : : 1 : Y NI_EN_JTAG[1] : 4 : output : LVCMOS : : 1 : Y NI_EN_JTAG[0] : 5 : output : LVCMOS : : 1 : Y NI_TDI_dn : 6 : bidir : LVCMOS : : 1 : Y NI_TMS_dn : 7 : bidir : LVCMOS : : 1 : Y NI_TCK_dn : 8 : bidir : LVCMOS : : 1 : Y VCCIO1 : 9 : power : : 3.3V : 1 : GND : 10 : gnd : : : : AD_SYNC_IN[0] : 11 : input : LVTTL : : 1 : Y AD_SYNC_IN[1] : 12 : input : LVTTL : : 1 : Y AD_SYNC_OUT[0] : 13 : output : LVTTL : : 1 : Y AD_SYNC_OUT[1] : 14 : output : LVTTL : : 1 : Y AD_SER0_IN : 15 : input : LVTTL : : 1 : Y AD_SER0_OUT : 16 : output : LVTTL : : 1 : Y AD_SER1_IN : 17 : input : LVTTL : : 1 : Y AD_SER1_OUT : 18 : output : LVTTL : : 1 : Y GND* : 19 : : : : 1 : GND* : 20 : : : : 1 : GND* : 21 : : : : 1 : VCCIO1 : 22 : power : : 3.3V : 1 : clk_osc_in : 23 : input : LVCMOS : : 1 : Y ~nCSO~ / RESERVED_INPUT_WITH_WEAK_PULLUP : 24 : input : LVTTL : : 1 : N DATA0 : 25 : input : : : 1 : nCONFIG : 26 : : : : 1 : VCCA_PLL1 : 27 : power : : 1.5V : : GND+ : 28 : : : : 1 : GND+ : 29 : : : : 1 : GNDA_PLL1 : 30 : gnd : : : : GNDG_PLL1 : 31 : gnd : : : : nCEO : 32 : : : : 1 : nCE : 33 : : : : 1 : MSEL0 : 34 : : : : 1 : MSEL1 : 35 : : : : 1 : DCLK : 36 : bidir : : : 1 : ~ASDO~ / RESERVED_INPUT_WITH_WEAK_PULLUP : 37 : input : LVTTL : : 1 : N GND* : 38 : : : : 1 : GND* : 39 : : : : 1 : GND : 40 : gnd : : : : GND* : 41 : : : : 1 : NI_TDO_up : 42 : input : LVCMOS : : 1 : Y NI_TDI_up : 43 : bidir : LVCMOS : : 1 : Y NI_TMS_up : 44 : bidir : LVCMOS : : 1 : Y NI_TCK_up : 45 : bidir : LVCMOS : : 1 : Y NI_RST_n : 46 : output : LVCMOS : : 1 : Y NI_IRQ_n : 47 : output : LVCMOS : : 1 : Y GND* : 48 : : : : 1 : DUT_TMS : 49 : bidir : LVCMOS : : 1 : Y DUT_EN_JTAG : 50 : output : LVCMOS : : 1 : Y VCCIO1 : 51 : power : : 3.3V : 1 : GND : 52 : gnd : : : : DUT_SEBD[1] : 53 : bidir : LVCMOS : : 1 : Y DUT_SEBD[0] : 54 : bidir : LVCMOS : : 1 : Y DUT_RST_n : 55 : bidir : LVCMOS : : 1 : Y DUT_TDO : 56 : input : LVCMOS : : 1 : Y DUT_TCK : 57 : bidir : LVCMOS : : 1 : Y DUT_IRQ_n : 58 : bidir : LVCMOS : : 1 : Y DUT_SEBD[2] : 59 : bidir : LVCMOS : : 1 : Y DUT_TDI : 60 : bidir : LVCMOS : : 1 : Y NI_CLK_up : 61 : output : LVDS : : 4 : Y NI_CLK_up(n) : 62 : output : LVDS : : 4 : N NI_PRE_up : 63 : output : LVDS : : 4 : Y NI_PRE_up(n) : 64 : output : LVDS : : 4 : N NI_SER0_OUT : 65 : output : LVDS : : 4 : Y NI_SER0_OUT(n) : 66 : output : LVDS : : 4 : N NI_SER1_IN : 67 : input : LVDS : : 4 : Y NI_SER1_IN(n) : 68 : input : LVDS : : 4 : N GND : 69 : gnd : : : : VCCIO4 : 70 : power : : 2.5V : 4 : GND : 71 : gnd : : : : VCCINT : 72 : power : : 1.5V : : GND* : 73 : : : : 4 : GND* : 74 : : : : 4 : DUT_SER1_OUT : 75 : output : LVDS : : 4 : Y DUT_SER1_OUT(n) : 76 : output : LVDS : : 4 : N DUT_SER1_IN : 77 : input : LVDS : : 4 : Y DUT_SER1_IN(n) : 78 : input : LVDS : : 4 : N GND* : 79 : : : : 4 : GND : 80 : gnd : : : : VCCINT : 81 : power : : 1.5V : : DUT_SER0_OUT : 82 : output : LVDS : : 4 : Y DUT_SER0_OUT(n) : 83 : output : LVDS : : 4 : N DUT_SER0_IN : 84 : input : LVDS : : 4 : Y DUT_SER0_IN(n) : 85 : input : LVDS : : 4 : N DUT_CLK[1] : 86 : input : LVDS : : 4 : Y DUT_CLK[1](n) : 87 : input : LVDS : : 4 : N GND* : 88 : : : : 4 : GND : 89 : gnd : : : : VCCINT : 90 : power : : 1.5V : : GND : 91 : gnd : : : : VCCIO4 : 92 : power : : 2.5V : 4 : GND* : 93 : : : : 4 : DUT_CLK[0] : 94 : input : LVDS : : 4 : Y DUT_CLK[0](n) : 95 : input : LVDS : : 4 : N GND : 96 : gnd : : : : VCCINT : 97 : power : : 1.5V : : DUT_PRE[1] : 98 : input : LVDS : : 4 : Y DUT_PRE[1](n) : 99 : input : LVDS : : 4 : N DUT_PRE[0] : 100 : input : LVDS : : 4 : Y DUT_PRE[0](n) : 101 : input : LVDS : : 4 : N GND : 102 : gnd : : : : VCCINT : 103 : power : : 1.5V : : DUT_OA_CTR : 104 : input : LVDS : : 4 : Y DUT_OA_CTR(n) : 105 : input : LVDS : : 4 : N GND* : 106 : : : : 4 : GND* : 107 : : : : 4 : GND* : 108 : : : : 4 : GND : 109 : gnd : : : : VCCINT : 110 : power : : 1.5V : : GND : 111 : gnd : : : : VCCIO4 : 112 : power : : 2.5V : 4 : DUT_CLK[2] : 113 : input : LVDS : : 4 : Y DUT_CLK[2](n) : 114 : input : LVDS : : 4 : N DUT_PRE[2] : 115 : input : LVDS : : 4 : Y DUT_PRE[2](n) : 116 : input : LVDS : : 4 : N DUT_P4_D[0] : 117 : input : LVDS : : 4 : Y DUT_P4_D[0](n) : 118 : input : LVDS : : 4 : N DUT_P4_D[1] : 119 : input : LVDS : : 4 : Y DUT_P4_D[1](n) : 120 : input : LVDS : : 4 : N DUT_P4_D[2](n) : 121 : input : LVDS : : 3 : N DUT_P4_D[2] : 122 : input : LVDS : : 3 : Y DUT_P4_D[3](n) : 123 : input : LVDS : : 3 : N DUT_P4_D[3] : 124 : input : LVDS : : 3 : Y DUT_P4_D[4](n) : 125 : input : LVDS : : 3 : N DUT_P4_D[4] : 126 : input : LVDS : : 3 : Y GND* : 127 : : : : 3 : GND* : 128 : : : : 3 : GND : 129 : gnd : : : : VCCIO3 : 130 : power : : 2.5V : 3 : GND* : 131 : : : : 3 : DUT_P4_D[5](n) : 132 : input : LVDS : : 3 : N DUT_P4_D[5] : 133 : input : LVDS : : 3 : Y DUT_P4_D[6](n) : 134 : input : LVDS : : 3 : N DUT_P4_D[6] : 135 : input : LVDS : : 3 : Y DUT_P4_D[7](n) : 136 : input : LVDS : : 3 : N DUT_P4_D[7] : 137 : input : LVDS : : 3 : Y DUT_P4_D[8](n) : 138 : input : LVDS : : 3 : N DUT_P4_D[8] : 139 : input : LVDS : : 3 : Y DUT_P4_D[9](n) : 140 : input : LVDS : : 3 : N DUT_P4_D[9] : 141 : input : LVDS : : 3 : Y GND : 142 : gnd : : : : NI_CLK_dn(n) : 143 : output : LVDS : : 3 : N NI_CLK_dn : 144 : output : LVDS : : 3 : Y CONF_DONE : 145 : : : : 3 : nSTATUS : 146 : : : : 3 : TCK : 147 : input : : : 3 : TMS : 148 : input : : : 3 : TDO : 149 : output : : : 3 : GNDG_PLL2 : 150 : gnd : : : : GNDA_PLL2 : 151 : gnd : : : : CLK_gen : 152 : input : LVCMOS : : 3 : Y NI_TDO_dn : 153 : input : 2.5 V : : 3 : Y VCCA_PLL2 : 154 : power : : 1.5V : : TDI : 155 : input : : : 3 : clk_osc_out : 156 : output : 2.5 V : : 3 : Y VCCIO3 : 157 : power : : 2.5V : 3 : GND* : 158 : : : : 3 : GND* : 159 : : : : 3 : GND* : 160 : : : : 3 : GND* : 161 : : : : 3 : DUT_P4_CTR(n) : 162 : output : LVDS : : 3 : N DUT_P4_CTR : 163 : output : LVDS : : 3 : Y DUT_P4_STR(n) : 164 : input : LVDS : : 3 : N DUT_P4_STR : 165 : input : LVDS : : 3 : Y DUT_PRE[3](n) : 166 : input : LVDS : : 3 : N DUT_PRE[3] : 167 : input : LVDS : : 3 : Y DUT_CLK[3](n) : 168 : input : LVDS : : 3 : N DUT_CLK[3] : 169 : input : LVDS : : 3 : Y GND* : 170 : : : : 3 : GND : 171 : gnd : : : : VCCIO3 : 172 : power : : 2.5V : 3 : NI_PRE_dn(n) : 173 : output : LVDS : : 3 : N NI_PRE_dn : 174 : output : LVDS : : 3 : Y GND* : 175 : : : : 3 : GND* : 176 : : : : 3 : NI_SER0_IN(n) : 177 : input : LVDS : : 3 : N NI_SER0_IN : 178 : input : LVDS : : 3 : Y NI_SER1_OUT(n) : 179 : output : LVDS : : 3 : N NI_SER1_OUT : 180 : output : LVDS : : 3 : Y PC_SER1_IN(n) : 181 : input : LVDS : : 2 : N PC_SER1_IN : 182 : input : LVDS : : 2 : Y PC_SER0_IN(n) : 183 : input : LVDS : : 2 : N PC_SER0_IN : 184 : input : LVDS : : 2 : Y PC_1_IN(n) : 185 : input : LVDS : : 2 : N PC_1_IN : 186 : input : LVDS : : 2 : Y PC_0_IN(n) : 187 : input : LVDS : : 2 : N PC_0_IN : 188 : input : LVDS : : 2 : Y VCCIO2 : 189 : power : : 2.5V : 2 : GND : 190 : gnd : : : : VCCINT : 191 : power : : 1.5V : : GND : 192 : gnd : : : : GND* : 193 : : : : 2 : GND* : 194 : : : : 2 : GND* : 195 : : : : 2 : PC_SER1_OUT(n) : 196 : output : LVDS : : 2 : N PC_SER1_OUT : 197 : output : LVDS : : 2 : Y VCCINT : 198 : power : : 1.5V : : GND : 199 : gnd : : : : PC_SER0_OUT(n) : 200 : output : LVDS : : 2 : N PC_SER0_OUT : 201 : output : LVDS : : 2 : Y PC_1_OUT(n) : 202 : output : LVDS : : 2 : N PC_1_OUT : 203 : output : LVDS : : 2 : Y VCCINT : 204 : power : : 1.5V : : GND : 205 : gnd : : : : PC_0_OUT(n) : 206 : output : LVDS : : 2 : N PC_0_OUT : 207 : output : LVDS : : 2 : Y GND* : 208 : : : : 2 : VCCIO2 : 209 : power : : 2.5V : 2 : GND : 210 : gnd : : : : VCCINT : 211 : power : : 1.5V : : GND : 212 : gnd : : : : GND* : 213 : : : : 2 : WT_SER1_OUT(n) : 214 : output : LVDS : : 2 : N WT_SER1_OUT : 215 : output : LVDS : : 2 : Y WT_SER0_OUT(n) : 216 : output : LVDS : : 2 : N WT_SER0_OUT : 217 : output : LVDS : : 2 : Y GND* : 218 : : : : 2 : GND* : 219 : : : : 2 : VCCINT : 220 : power : : 1.5V : : GND : 221 : gnd : : : : GND* : 222 : : : : 2 : WT_PRE(n) : 223 : output : LVDS : : 2 : N WT_PRE : 224 : output : LVDS : : 2 : Y WT_CLK(n) : 225 : output : LVDS : : 2 : N WT_CLK : 226 : output : LVDS : : 2 : Y GND* : 227 : : : : 2 : GND* : 228 : : : : 2 : VCCINT : 229 : power : : 1.5V : : GND : 230 : gnd : : : : VCCIO2 : 231 : power : : 2.5V : 2 : GND : 232 : gnd : : : : GND* : 233 : : : : 2 : GND* : 234 : : : : 2 : TST_PAD[0] : 235 : input : 2.5 V : : 2 : Y TST_PAD[1] : 236 : input : 2.5 V : : 2 : Y TST_PAD[3] : 237 : input : 2.5 V : : 2 : Y TST_PAD[2] : 238 : input : 2.5 V : : 2 : Y GND* : 239 : : : : 2 : GND* : 240 : : : : 2 :